試一下Verilog的支持-後續不更新說明

試一下語法支持

module and_gate(
					input a, 
					input b,
					output wire c);
assign c = a&b; 
endmodule

import tensorslow as tf
...

各位博友確實不好意思,斷更了許久

並不是我不想回來寫博客,而是反映許久的Verilog語法高亮還是沒下來.
我確實對CSDN心寒了,目前我在搭建我的個人博客.

到時候再告訴大家吧 , 有緣再會!

技術和分享本身是無罪的,他日我博客搭建好之後,也會在csdn中發佈,但是希望大家還是儘可能看我的個人博客吧.到時候源碼也會在那裏發佈,不會上傳到CSDN的積分制下載中心.

也對一直以來私信我,郵件我拿源碼的朋友說聲道歉,最近我確實很少關注這博客.到時候會一併發放的,儘可能免費開源吧,但是我個人是支持知識是有價的.